摘要： 该文提出了一种集成抗逆流保护电路的低压差线性稳压器(LDO)。该低压差线性稳压器通过逆流保护模块的设计，在不影响正常工作带载的前提下，大大提高了芯片及系统的可靠性。在ASMC 0.18 μm BCD工艺下进行流片验证，测试结果表明，当芯片正常工作时，可正常带载500 mA以上，当芯片输出电压异常高于输入电压时，逆向电流限制在150 nA以内。

摘要： 针对新能源汽车SiC MOSFET栅极驱动芯片易受母线噪声干扰、基准漂移引发米勒振荡与器件误触发问题，该文设计了一款可片上集成的高PSRR LDO。相较于传统三级放大单密勒补偿LDO，该文提出三项适配车载宽压场景的优化方案：采用RC多阶滤波偏置阵列抑制低频电源扰动；采用带缓冲级隔离的密勒复合补偿缓解高频PSRR衰减；采用分区隔离版图并集成片上SET(SoftStart+Enable)保护模块，以抑制片内噪声串扰。基于180 nm CMOS工艺完成电路设计、仿真与版图设计。仿真表明，输入2.84~5.0 V时稳定输出1.8 V，线性调整率2.03 mV/V，负载调整率38 μV/mA；低频PSRR区间为-150~-330 dB，1 kHz处PSRR达-160 dB，全频域抗扰性能优于同工艺同类电路，可满足SiC驱动内部精密电路低噪声供电需求。

摘要： 为解决SiC深沟槽ICP刻蚀中刻蚀速率、侧壁角、选择比及片内一致性难以协同优化的问题，该文基于常规沟槽、超结结构及贴假片样片的截面SEM结果与同批次工艺记录，建立轮廓质量协同评价体系。结果表明，O2比例由6%增至12%时，侧壁角由82.5°提高至85.8°，选择比由5.2提高至7.2，中心-边缘差异由12%降至7%；SF6流量由30 cm3/min增至80 cm3/min时，刻蚀速率由0.18 μm/min提高至0.32 μm/min，选择比由7.5降至5.1。对88 mTorr、200 mTorr、300 mTorr和400 mTorr四组压力（1 mTorr≈0.133 Pa）进行比较后发现，200～300 mTorr能够在刻蚀速率、选择比与底部形貌之间取得较好平衡，其中200 mTorr未观察到底部残留，300 mTorr仅出现轻微残留，而400 mTorr出现明显残留。超结沟槽对底部残留、有效选择比和回填适配性更为敏感，贴假片工况会增大中心-边缘差异并降低侧壁质量。基于上述规律形成的工艺窗口重构方法可用于同一设备平台、相近掩膜体系和相似图形尺度下的工艺迁移与参数补偿。

摘要： 随着可编程化系统芯片在各领域中的广泛应用，与此关联的嵌入式产品软件程序安全已成为当前不可忽视的问题。为解决软件程序被异常篡改导致产品无法启动的问题，该文分析了可编程化系统芯片的上下电软件程序安全性机理及其解决措施，讨论了多种方案实现多电源轨上下电电源排序的优缺点，并提出了一种基于可编程系统芯片的低成本软硬件协同安全程序保护设计。结果显示该方式比应用程序清除FSBL代码段更可靠，并且易于在已有产品上实施，将上下电时QSPI的I/O异常操作的发生频率降到0。实验验证该软件程序保护设计能够较好地解决目前可编程化系统芯片面临的上下电安全风险，同时因其产品开发成本较低，已在实际项目中成功应用。该方法为嵌入式产品可编程化系统设计提供了新思路。

摘要： 针对航空航天飞行试验领域高帧频、高分辨率成像对海量数据实时采集和多类型信号并行采集的需求，该文设计并实现了一种基于FPGA的高速数据采集记录装置，系统采用采集传输的模块化架构，以Xilinx Kintex7系列FPGA为控制核心，集成两路PCM同步串行接口、两路Aurora光纤接口及千兆以太网接口，实现五路采集链路同步采样。针对多链路并行数据缓存阶段存在的资源抢占、时序错乱难题，该文基于DDR3缓存阵列，设计专属混合数据编帧格式来规范五路数据交互接口，优化FIFO写入时序逻辑，增设自适应仲裁逻辑动态分配读写权限，根据缓存占用状态动态管控读写任务，实现高速数据流平稳缓存。实测平台验证结果显示：系统可同步实现五路数据的同步接收工作，在-40~80 ℃及随机振动等极端条件下无误码、无丢帧，满足飞行试验数据记录的各项技术要求。

摘要： 该文介绍了一种基于射频收发芯片的软件无线电平台的实现方法。该方法以“FPGA+AD9361”为主要架构，具有体积小、开发灵活的特点。该文详细介绍了AD9361芯片的寄存器配置和数字信号处理方法。同时也对该平台中硬件的实现作了介绍。

摘要： 为解决低成本智能小车本地控制与高动态通信难以协同、路径频繁切换的问题，该方法构建了车载控制、外接通信和路侧边缘计算三层架构，提出控制感知风险最小化预测多路径的方法(CARMPM)；综合路径当前与预测可靠性、寿命、时延、跳数、业务类型和切换代价评分，并采用业务分级滞回。结果表明：在3种车辆密度、4种策略和15个固定随机种子的轻量级仿真中，与反应式策略相比，路径切换次数降低76.9%～89.2%，投递率差值为-0.55～0.01个百分点，平均时延增加4.16～4.57 ms。该方法可在基本保持通信可靠性的同时抑制路径抖动，为低成本智能小车的车路协同与硬件在环验证提供分层方案。需要明确的是，该文中的绝对投递率是抽象链路模型的内部指标，不代表实际道路VANET性能。