" Altera中国大学生电子设计文章竞赛2012"的相关文章

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摘要:针对实时性问题提出了一种以FPGA为硬件平台的说话人识别系统解决方案。该方案以MFCC为语音特征,采用了基于矢量量化的说话人识别算法。系统主要包括语音信号采集、端点检测、特征提取和识别判断4个部分。经测试证明,该系统完成了设计所需的基本功能。在实验室条件下,当系统时钟为50 MHz时,完成一次4码的识别耗时15.932 ms,对12码的识别率为93.3%。

摘要:采用Altera公司的StratixIV系列FPGA芯片为平台,根据代数分配格理论,构造适合组播的排序结构;结合已建立的多路径自路由结构;最终构造出基于代数分配格的线速组播交换结构。同时,研究此结构应用于大规模组播交换的方法,并设计支持该结构的自路由组播线速扇出复制过程的带内信令机制和控制机制。

摘要:针对数字图像中椒盐噪声的滤除,提出一种适合FPGA实现的自适应去噪算法。在传统算法中加入二次噪声检测,并且在DE2平台上搭建数字图像的椒盐噪声自适应去噪验证平台进行验证。

摘要:针对现有二维提升小波变换实现过程中存在的大量过程数据存储及关键路径延时较长的问题,提出一种直接进行二维变换的VLSI架构。采用Altera公司Cyclone II系列FPGA EP2C35F672C6对架构进行实现和验证,在纯计算逻辑下二维小波变换时钟频率可达到157.78 MHz。

摘要:通过实时小波算法在FPGA中的实现来检测暂态电能质量问题。采用高、低通分解滤波器来实现小波变换算法,以DB5小波为基函数,通过对暂态电能质量中五种扰动信号建立分析模型进行仿真并基于FPGA硬件平台进行模拟电能信号测试。对比信号源与测试结果中奇异点起止与持续时间,结果证明了该方法的准确性和可行性。

摘要:为解决高速数据采集系统中的数据缓存和传输速度瓶颈,设计并实现了一种基于光纤通道协议和DDR2 SODIMM存储的高速数据传输、存储系统。利用Stratix IV GX系列FPGA和QuartusⅡ中自带的DDR2 IP核以及高速收发器IP 核,实现了PCI9056的本地接口、DDR2控制器、光纤通道协议和高速串行数据的转换发送,最终实现了数据的高速存储和传输。

摘要:数字正交下变频器DDC是数字接收机系统中的核心部件,其作用是将ADC数字化后输出的高速中频信号进行下变频、抽取降速和低通滤波,使之变为适合处理的基带信号。给出了DDC各模块在FPGA中高效实现的方法,并且利用嵌入式逻辑分析仪对系统加载板卡后的实时运行结果进行了测试分析。

摘要:提出了一种基于EPC Gen2协议的UHF RFID(Radio Frequency Identification)有源电子标签设计方法。标签硬件电路分为三个部分——反射电路、接收电路和基带控制电路。通过理论分析提出一种低误码率的反射电路设计方案,接收电路采用双通道正交解调方案,采用FPGA芯片EP1C3T100C6完成基带控制电路设计。利用读写器对标签进行测试,示波器、频谱仪和上位机程序所得结果均表明标签工作正常。

摘要:针对指纹质量的差异性,提出一种带有多指标质量判别的增强预处理方法,融合空域和小波域上的指标对指纹进行干、湿和质量好坏的分类,对可恢复的低质量指纹进行基于小波变换的增强预处理。算法通过Matlab进行验证。同时搭建基于SoPC技术的嵌入式平台,在Altera公司的DE2开发板上实现了整个质量判别及增强算法。结果表明,该流程能有效判断指纹的可用性,对低质量指纹增强效果显著。

摘要:提出了一种新型Chen-Mobius通信系统,并简要介绍了该系统基于DE2平台的FPGA设计、功能仿真和硬件实现。

摘要:针对普通超声测距系统精度低、速度慢的问题,提出了一种全硬件实现的FPGA超声测距系统。将最小二乘法的二次曲线拟合算法应用于超声回波包络拟合,完成回波信号的数字信号处理和距离的测量。采用硬件描述语言在Altera公司的EP2C70F896C6上实现,在4 m范围内测距误差小于±1 mm。该系统具有精度高、运算速度快的特点,并具备很强的功能扩展性,可扩展到超声探伤、超声成像等领域。

摘要:阐述了在图像预处理阶段将二维码图像旋转至端正的必要性。设计了一种求取QR二维码图像旋转角度的算法以及一种可将二维码图像旋转任意角度的算法。求取旋转角度算法简捷有效,能以较低的硬件代价实现。图像旋转算法利用了CORDIC算法以及双线性插值算法,采用高速流水线架构在FPGA上实现。整个设计在Altera公司的DE2平台下进行了验证。实验结果表明,这两种算法结合使用可以快速有效地将带有一定歪斜角度的二维码图像旋转端正,速度可以达到90.9 MHz,旋转后的图像细节清晰,能有效提高二维码的识别率。

摘要:针对多普勒测速声纳的高精度要求,采用宽带发射信号和相控阵波束形成技术,并利用FPGA在数据处理方面高速、并行、实时的特点,在以Altera StratixII EP2S60F484I4 FPGA为核心的系统上设计了宽带多普勒测速声纳数字系统,实现了采样控制及带通滤波、波束形成、相关运算等信号处理算法。测试结果显示,宽带信号能够更好地满足声纳系统高精度要求。

摘要:针对NAND Flash应用,完成了并行化BCH编译码器硬件设计。采用寄存器传输级硬件描述语言,利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现。相比于传统串行实现方案,采用并行化实现提高了编译码器的速度。搭建了基于SoPC技术的嵌入式验证平台,在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证,具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。

摘要:设计了一种基于双核Nios II系统的数字预失真器(DPD)。在FPGA中构建多查找表结构,实现了基于记忆多项式模型的DPD;采用双核处理器完成并行RLS算法处理,保证了DPD模型参数提取过程的执行效率。实验结果证明,该系统能够对功放的非线性进行较好补偿。